طراحی و شبیه سازی طبقه گین pipeline adc 150ms/s 10-bit با طبقات درونی 4 بیتی در پروسه 0.18-µm cmos
پایان نامه
- وزارت علوم، تحقیقات و فناوری - دانشگاه زنجان - دانشکده فنی
- نویسنده علی قربانی
- استاد راهنما سیروس طوفان
- سال انتشار 1393
چکیده
در این پایان نامه طراحی و شبیه سازی یک تقویت کننده تفاضلی سرعت بالا و گین کافی برای مبدل آنالوگ به دیجیتال pipeline با رزولوشن10-bit و فرکانس 150ms/s با طبقات درونی 4 بیتی ارائه می شود. هسته اصلی این تقویت کننده، ساختار کسکود تاشده با ورودی های تفاضلی nmos بوده و برای افزایش icmr، در طبقه ورودی علاوه بر زوج تفاضلی nmos، از زوج تفاضلی pmos نیز استفاده شده است. از آنجایی که گره های خروجی دارای امپدانس خیلی بالایی هستند، لذا عدم تطابق کوچکی باعث به اشباع رسیدن یا قطع شدن تعدادی از ترانزیستورها می گردد؛ در این کار برای تنظیم کردن مقدار خروجی ها در یک مقدار ولتاژ dc ثابت، از مدار فیدبک مد مشترک استفاده شده است. علاوه بر آن جهت مقاوم سازی در برابر تغییرات دما و ولتاژ تغذیه، ولتاژهای بایاس مدار با استفاده از روش bandgap voltage طراحی شده و تغییرات آنها در دمای بین -20 تا 85 درجه، کمتر از 40mw است. این تقویت کننده برای تامین حداقل خطای 1/2lsb و حداقل زمان نشست برابر 3/(5f_s ) در تکنولوژی 0.18µm cmos طراحی و شبیه سازی شده است. برای رسیدن به پارامترهای مذکور، تقویت کننده باید گین 66db و پهنای باند گین واحد(ugb) 1.75ghz داشته باشد که مدار طراحی شده دارای گین 67db، پهنای باند بهره واحد 1.9ghz و حاشیه فاز 51 درجه می باشد و این مقادیر برای adc مذکور کاملا کافی است. در این تقویت کننده مقدار icmr بین 0.3 تا 1.5 ولت، سوئینگ خروجی بین 0.3 تا 1.35 ولت و توان مصرفی در ولتاژ تغذیه 1.8v برابر 12.7mw است. همچنین مقادیر cmrr و psrr، از صفر تا فرکانس 3-db (1mhz) به ترتیب برابر با 110db و 68db می باشد
منابع مشابه
10-bit, 125 MS/s, 40 mW Pipelined ADC in 0.18 μm CMOS
This paper presents a 10-bit, 125 MS/s CMOS pipelined analog-to-digital converter (ADC). The power consumption of this ADC is just 40 mW at a supply voltage of 1.8 V, which is less than half that of other ADCs with an equivalent sampling rate. Low power consumption is achieved by using a flip-around digital-to-analog converter (FADAC) that reduces the power consumption of the front-end circuit ...
متن کاملA 9-Bit, 200MS/s Low Power CMOS Pipeline ADC
This paper describes 9-bit, 200MS/s Pipeline analog to digital converter implemented in 0.18μm CMOS process consuming 48.97mW power from 1.8v supply. To improve the linearity of pipeline ADC is designed which has three stages, 3-bit/stage architecture. Operational transcconductance amplifier is adopted in all pipeline stage to give good power efficiency. The converter is optimized for low volta...
متن کاملA 5-bit 4.2-GS/s flash ADC in 0.13-μm CMOS
This paper investigates and analyzes the resistive averaging network and interpolation technique to estimate the power consumption of preamplifier arrays in a flash analog-to-digital converter (ADC). By comparing the relative power consumption of various configurations, flash ADC designers can select the most power efficient architecture when the operation speed and resolution of a flash ADC ar...
متن کاملA 1.8V 12-bit 230-MS/s pipeline ADC in 0.18μm CMOS technology
This paper describes the implementation of a 12-bit 230 MS/s pipelined ADC using a conventional 1.8V, 0.18μm digital CMOS process. Two-stage folded cascode OTA topology is used for improved settling performance. Extreme low-skew (less than 3ps peak-to-peak) chip-level clock distribution is ensured by five-level balanced clock tree, implemented in low swing current-mode logic. The ADC block achi...
متن کاملLow Power, 3-bit CMOS Pipeline ADC with Reduced Complexity Flash Architecture
A 3-bit, 2-V pipeline analog-to-digital converter has been designed using a modified flash architecture. The developed circuit blocks of the modified flash analog-todigital converter, operating at 135MHz, are a fully differential comparator, a digital-to-analog converter and a sample-and-hold amplifier. The design technique of the N-bit modified flash ADC requires only 2 1) comparators as compa...
متن کاملA 12 bit 76MS/s SAR ADC with a Capacitor Merged Technique in 0.18µm CMOS Technology
A new high-resolution and high-speed fully differential Successive Approximation Register (SAR) Analog to Digital Converter (ADC) based on Capacitor Merged Technique is presented in this paper. The main purposes of the proposed idea are to achieve high-resolution and high-speed SAR ADC simultaneously as well. It is noteworthy that, exerting the suggested method the total capacitance and the rat...
متن کاملمنابع من
با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید
ذخیره در منابع من قبلا به منابع من ذحیره شده{@ msg_add @}
نوع سند: پایان نامه
وزارت علوم، تحقیقات و فناوری - دانشگاه زنجان - دانشکده فنی
میزبانی شده توسط پلتفرم ابری doprax.com
copyright © 2015-2023